內(nèi)存：CL（CAS Latency）設(shè)置

★★★★★【文章導(dǎo)讀】：內(nèi)存：CL（CAS Latency）設(shè)置具體內(nèi)容是：CL（CASLatency）：為CAS的延遲時間，這是縱向地址脈沖的反應(yīng)時間，也是在一定頻率下衡量支持不同規(guī)范的內(nèi)存的重要標(biāo)志之一。內(nèi)存負(fù)責(zé)向CPU提供運算所需的原始數(shù)據(jù)，而目前CPU運行速度超過內(nèi)存數(shù)據(jù)傳輸速度很多，因此…

來源：日期：2013-10-24 19:30:37 人氣：標(biāo)簽：

　　CL（CAS Latency）：為CAS的延遲時間，這是縱向地址脈沖的反應(yīng)時間，也是在一定頻率下衡量支持不同規(guī)范的內(nèi)存的重要標(biāo)志之一。　　

內(nèi)存負(fù)責(zé)向CPU提供運算所需的原始數(shù)據(jù)，而目前CPU運行速度超過內(nèi)存數(shù)據(jù)傳輸速度很多，因此很多情況下CPU都需要等待內(nèi)存提供數(shù)據(jù)，這就是常說的“CPU等待時間”。內(nèi)存?zhèn)鬏斔俣仍铰珻PU等待時間就會越長，系統(tǒng)整體性能受到的影響就越大。因此，快速的內(nèi)存是有效提升CPU效率和整機性能的關(guān)鍵之一。

　　在實際工作時，無論什么類型的內(nèi)存，在數(shù)據(jù)被傳輸之前，傳送方必須花費一定時間去等待傳輸請求的響應(yīng)，通俗點說就是傳輸前傳輸雙方必須要進行必要的通信，而這種就會造成傳輸?shù)囊欢ㄑ舆t時間。CL設(shè)置一定程度上反映出了該內(nèi)存在CPU接到讀取內(nèi)存數(shù)據(jù)的指令后，到正式開始讀取數(shù)據(jù)所需的等待時間。不難看出同頻率的內(nèi)存，CL設(shè)置低的更具有速度優(yōu)勢。

　　上面只是給大家建立一個基本的CL概念，而實際上內(nèi)存延遲的基本因素絕對不止這些。內(nèi)存延遲時間有個專門的術(shù)語叫“Latency”。要形象的了解延遲，我們不妨把內(nèi)存當(dāng)成一個存儲著數(shù)據(jù)的數(shù)組，或者一個EXCEL表格，要確定每個數(shù)據(jù)的位置，每個數(shù)據(jù)都是以行和列編排序號來標(biāo)示，在確定了行、列序號之后該數(shù)據(jù)就唯一了。內(nèi)存工作時，在要讀取或?qū)懭肽硵?shù)據(jù)，內(nèi)存控制芯片會先把數(shù)據(jù)的列地址傳送過去，這個RAS信號（Row Address Strobe，行地址信號）就被激活，而在轉(zhuǎn)化到行數(shù)據(jù)前，需要經(jīng)過幾個執(zhí)行周期，然后接下來CAS信號（Column Address Strobe，列地址信號）被激活。在RAS信號和CAS信號之間的幾個執(zhí)行周期就是RAS-to-CAS延遲時間。在CAS信號被執(zhí)行之后同樣也需要幾個執(zhí)行周期。此執(zhí)行周期在使用標(biāo)準(zhǔn)PC133的SDRAM大約是2到3個周期；而DDR RAM則是4到5個周期。在DDR中，真正的CAS延遲時間則是2到2.5個執(zhí)行周期。RAS-to-CAS的時間則視技術(shù)而定，大約是5到7個周期，這也是延遲的基本因素。

　　CL設(shè)置較低的內(nèi)存具備更高的優(yōu)勢，這可以從總的延遲時間來表現(xiàn)。內(nèi)存總的延遲時間有一個計算公式，總延遲時間=系統(tǒng)時鐘周期×CL模式數(shù)+存取時間（tAC）。首先來了解一下存取時間（tAC）的概念，tAC是Access Time from CLK的縮寫，是指大CAS延遲時的大數(shù)輸入時鐘，是以納秒為單位的，與內(nèi)存時鐘周期是完全不同的概念，雖然都是以納秒為單位。存取時間（tAC）代表著讀取、寫入的時間，而時鐘頻率則代表內(nèi)存的速度。

　　舉個例子來計算一下總延遲時間，比如一條DDR333內(nèi)存其存取時間為6ns，而其內(nèi)存時鐘周期為6ns（DDR內(nèi)存時鐘周期＝1X2/內(nèi)存頻率，DDR400內(nèi)存頻率為400，則可計算出其時鐘周期為6ns）。我們在主板的BIOS中將其CL設(shè)置為2.5，則總的延遲時間＝6ns X2.5＋6ns＝21ns，而如果CL設(shè)置為2，那么總的延遲時間＝6ns X2＋6ns＝18 ns，就減少了3ns的時間。

　　從總的延遲時間來看，CL值的大小起到了很關(guān)鍵的作用。所以對系統(tǒng)要求高和喜歡超頻的用戶通常喜歡購買CL值較低的內(nèi)存。目前各內(nèi)存顆粒廠商除了從提高內(nèi)存時鐘頻率來提高DDR的性能之外，已經(jīng)考慮通過更進一步的降低CAS延遲時間來提高內(nèi)存性能。

　　不過，并不是說CL值越低性能就越好，因為其它的因素會影響這個數(shù)據(jù)。例如，新一代處理器的高速緩存較有效率，這表示處理器比較少地直接從內(nèi)存讀取數(shù)據(jù)。再者，列的數(shù)據(jù)會比較常被存取，所以RAS-to-CAS的發(fā)生幾率也大，讀取的時間也會增多。后，有時會發(fā)生同時讀取大量數(shù)據(jù)的情形，在這種情形下，相鄰的內(nèi)存數(shù)據(jù)會一次被讀取出來，CAS延遲時間只會發(fā)生一次。

　　選擇購買內(nèi)存時，好選擇同樣CL設(shè)置的內(nèi)存，因為不同速度的內(nèi)存混插在系統(tǒng)內(nèi)，系統(tǒng)會以較慢的速度來運行，也就是當(dāng)CL2.5和CL2的內(nèi)存同時插在主機內(nèi)，系統(tǒng)會自動讓兩條內(nèi)存都工作在CL2.5狀態(tài)，造成資源浪費。